Diferencia en uart entre código verilog y bloques

[jorgegarciamateos]

Hola,
Existe una diferencia entre el uart por bloques y el por verilog. El biestable S-R en el diagrama en bloques está conectado al conversor flanco->tic, como se muestra en la foto

Sin embargo, en la versión en verilog "txmit" es entrada directa del conversor de flanco->tic (en vez de ser la entrada "state").

Creo que es mejor que sea la salida del S-R biestable la que llegue al conversor flanco->tic, ya que así se asegura que la entrada "txmit" sea pasada por registro.