@@ -51,20 +51,20 @@ class RISCVRegWithSubRegs<bits<5> Enc, string n, list<Register> subregs,
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def ABIRegAltName : RegAltNameIndex;
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54
- def sub_vrm1_0 : SubRegIndex<64, -1 >;
55
- def sub_vrm1_1 : SubRegIndex<64, -1 >;
56
- def sub_vrm1_2 : SubRegIndex<64, -1 >;
57
- def sub_vrm1_3 : SubRegIndex<64, -1 >;
58
- def sub_vrm1_4 : SubRegIndex<64, -1 >;
59
- def sub_vrm1_5 : SubRegIndex<64, -1 >;
60
- def sub_vrm1_6 : SubRegIndex<64, -1 >;
61
- def sub_vrm1_7 : SubRegIndex<64, -1 >;
62
- def sub_vrm2_0 : SubRegIndex<128, -1 >;
63
- def sub_vrm2_1 : SubRegIndex<128, -1 >;
64
- def sub_vrm2_2 : SubRegIndex<128, -1 >;
65
- def sub_vrm2_3 : SubRegIndex<128, -1 >;
66
- def sub_vrm4_0 : SubRegIndex<256, -1 >;
67
- def sub_vrm4_1 : SubRegIndex<256, -1 >;
54
+ def sub_vrm4_0 : SubRegIndex<256 >;
55
+ def sub_vrm4_1 : SubRegIndex<256, 256 >;
56
+ def sub_vrm2_0 : SubRegIndex<128 >;
57
+ def sub_vrm2_1 : SubRegIndex<128, 128 >;
58
+ def sub_vrm2_2 : ComposedSubRegIndex<sub_vrm4_1, sub_vrm2_0 >;
59
+ def sub_vrm2_3 : ComposedSubRegIndex<sub_vrm4_1, sub_vrm2_1 >;
60
+ def sub_vrm1_0 : SubRegIndex<64>;
61
+ def sub_vrm1_1 : SubRegIndex<64, 64 >;
62
+ def sub_vrm1_2 : ComposedSubRegIndex<sub_vrm2_1, sub_vrm1_0 >;
63
+ def sub_vrm1_3 : ComposedSubRegIndex<sub_vrm2_1, sub_vrm1_1 >;
64
+ def sub_vrm1_4 : ComposedSubRegIndex<sub_vrm2_2, sub_vrm1_0 >;
65
+ def sub_vrm1_5 : ComposedSubRegIndex<sub_vrm2_2, sub_vrm1_1 >;
66
+ def sub_vrm1_6 : ComposedSubRegIndex<sub_vrm2_3, sub_vrm1_0 >;
67
+ def sub_vrm1_7 : ComposedSubRegIndex<sub_vrm2_3, sub_vrm1_1 >;
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} // Namespace = "RISCV"
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