fixup! Address comments

Change-Id: I2b113335c55ebd058ecfcf50e8767bc152d25850

Author: hchandel

llvm/lib/Target/RISCV/RISCVExpandPseudoInsts.cpp

@@ -133,8 +133,8 @@ bool RISCVExpandPseudo::expandMI(MachineBasicBlock &MBB,
   case RISCV::PseudoCCMINU:
   case RISCV::PseudoCCMUL:
   case RISCV::PseudoCCLUI:
-  case RISCV::PseudoCCQCLI:
-  case RISCV::PseudoCCQCELI:
+  case RISCV::PseudoCCQC_LI:
+  case RISCV::PseudoCCQC_E_LI:
   case RISCV::PseudoCCADDW:
   case RISCV::PseudoCCSUBW:
   case RISCV::PseudoCCSLL:
@@ -243,8 +243,8 @@ bool RISCVExpandPseudo::expandCCOp(MachineBasicBlock &MBB,
     case RISCV::PseudoCCMINU:  NewOpc = RISCV::MINU;  break;
     case RISCV::PseudoCCMUL:   NewOpc = RISCV::MUL;   break;
     case RISCV::PseudoCCLUI:   NewOpc = RISCV::LUI;   break;
-    case RISCV::PseudoCCQCLI:  NewOpc = RISCV::QC_LI;   break;
-    case RISCV::PseudoCCQCELI: NewOpc = RISCV::QC_E_LI;   break;
+    case RISCV::PseudoCCQC_LI:  NewOpc = RISCV::QC_LI;   break;
+    case RISCV::PseudoCCQC_E_LI: NewOpc = RISCV::QC_E_LI;   break;
     case RISCV::PseudoCCADDI:  NewOpc = RISCV::ADDI;  break;
     case RISCV::PseudoCCSLLI:  NewOpc = RISCV::SLLI;  break;
     case RISCV::PseudoCCSRLI:  NewOpc = RISCV::SRLI;  break;
@@ -274,10 +274,8 @@ bool RISCVExpandPseudo::expandCCOp(MachineBasicBlock &MBB,
           .add(MI.getOperand(5))
           .add(MI.getOperand(6))
           .add(MI.getOperand(7));
-    }
-
-    else if (NewOpc == RISCV::LUI || NewOpc == RISCV::QC_LI ||
-             NewOpc == RISCV::QC_E_LI) {
+    } else if (NewOpc == RISCV::LUI || NewOpc == RISCV::QC_LI ||
+               NewOpc == RISCV::QC_E_LI) {
       BuildMI(TrueBB, DL, TII->get(NewOpc), DestReg).add(MI.getOperand(5));
     } else {
       BuildMI(TrueBB, DL, TII->get(NewOpc), DestReg)

llvm/lib/Target/RISCV/RISCVInstrInfo.cpp

@@ -1705,8 +1705,8 @@ unsigned getPredicatedOpcode(unsigned Opcode) {
   case RISCV::MINU:  return RISCV::PseudoCCMINU;
   case RISCV::MUL:   return RISCV::PseudoCCMUL;
   case RISCV::LUI:   return RISCV::PseudoCCLUI;
-  case RISCV::QC_LI:   return RISCV::PseudoCCQCLI;
-  case RISCV::QC_E_LI:   return RISCV::PseudoCCQCELI;
+  case RISCV::QC_LI:   return RISCV::PseudoCCQC_LI;
+  case RISCV::QC_E_LI:   return RISCV::PseudoCCQC_E_LI;
 
   case RISCV::ADDI:  return RISCV::PseudoCCADDI;
   case RISCV::SLLI:  return RISCV::PseudoCCSLLI;

llvm/lib/Target/RISCV/RISCVInstrInfoXqci.td

@@ -817,7 +817,7 @@ class QCIRVInst48EJ<bits<2> func2, string opcodestr>
   let Inst{6-0} = 0b0011111;
 }
 
-class SFBQCLI
+class SFBQC_LI
     : Pseudo<(outs GPR:$dst),
              (ins GPR:$lhs, GPR:$rhs, cond_code:$cc, GPR:$falsev,
                   simm20_li:$imm), []> {
@@ -828,7 +828,7 @@ class SFBQCLI
   let Constraints = "$dst = $falsev";
 }
 
-class SFBQCELI
+class SFBQC_E_LI
     : Pseudo<(outs GPR:$dst),
              (ins GPR:$lhs, GPR:$rhs, cond_code:$cc, GPR:$falsev,
                   bare_simm32:$imm), []> {
@@ -1331,8 +1331,8 @@ def PseudoQC_E_SW : PseudoStore<"qc.e.sw">;
 } // Predicates = [HasVendorXqcilo, IsRV32]
 
 let Predicates = [HasShortForwardBranchOpt] in {
-def PseudoCCQCLI : SFBQCLI;
-def PseudoCCQCELI : SFBQCELI;
+def PseudoCCQC_LI : SFBQC_LI;
+def PseudoCCQC_E_LI : SFBQC_E_LI;
 }
 
 //===----------------------------------------------------------------------===//