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Author: Shoreshen

llvm/test/CodeGen/AMDGPU/amdgcn.bitcast.inreg.128bit.ll

@@ -14,6 +14,7 @@ define inreg half @bitcast_i16_to_f16_inreg(i16 inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_cbranch_scc0 .LBB0_4
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    v_cvt_f32_f16_e32 v0, s6
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB0_3
 ; GCN-NEXT:  .LBB0_2: ; %cmp.true
 ; GCN-NEXT:    s_add_i32 s6, s6, 3
@@ -22,6 +23,7 @@ define inreg half @bitcast_i16_to_f16_inreg(i16 inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB0_4:
 ; GCN-NEXT:    ; implicit-def: $vgpr0
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB0_2
 ;
 ; VI-LABEL: bitcast_i16_to_f16_inreg:
@@ -93,11 +95,12 @@ define inreg i16 @bitcast_f16_to_i16_inreg(half inreg %a, i32 inreg %b) {
 ; GCN-LABEL: bitcast_f16_to_i16_inreg:
 ; GCN:       ; %bb.0:
 ; GCN-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
-; GCN-NEXT:    v_cvt_f16_f32_e32 v1, s16
 ; GCN-NEXT:    s_cmp_lg_u32 s17, 0
+; GCN-NEXT:    v_cvt_f16_f32_e32 v1, s16
 ; GCN-NEXT:    s_cbranch_scc0 .LBB1_4
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    v_mov_b32_e32 v0, v1
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB1_3
 ; GCN-NEXT:  .LBB1_2: ; %cmp.true
 ; GCN-NEXT:    v_cvt_f32_f16_e32 v0, v1
@@ -107,6 +110,7 @@ define inreg i16 @bitcast_f16_to_i16_inreg(half inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB1_4:
 ; GCN-NEXT:    v_mov_b32_e32 v0, 0
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB1_2
 ;
 ; VI-LABEL: bitcast_f16_to_i16_inreg:
@@ -186,6 +190,7 @@ define inreg bfloat @bitcast_i16_to_bf16_inreg(i16 inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_cbranch_scc0 .LBB2_4
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    s_lshl_b32 s7, s6, 16
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB2_3
 ; GCN-NEXT:  .LBB2_2: ; %cmp.true
 ; GCN-NEXT:    s_lshl_b32 s4, s6, 16
@@ -195,6 +200,7 @@ define inreg bfloat @bitcast_i16_to_bf16_inreg(i16 inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB2_4:
 ; GCN-NEXT:    ; implicit-def: $sgpr7
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB2_2
 ;
 ; VI-LABEL: bitcast_i16_to_bf16_inreg:
@@ -271,6 +277,7 @@ define inreg i16 @bitcast_bf16_to_i16_inreg(bfloat inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_cbranch_scc0 .LBB3_4
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    v_lshrrev_b32_e32 v0, 16, v1
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB3_3
 ; GCN-NEXT:  .LBB3_2: ; %cmp.true
 ; GCN-NEXT:    v_and_b32_e32 v0, 0xffff0000, v1
@@ -280,6 +287,7 @@ define inreg i16 @bitcast_bf16_to_i16_inreg(bfloat inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB3_4:
 ; GCN-NEXT:    v_mov_b32_e32 v0, 0
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB3_2
 ;
 ; VI-LABEL: bitcast_bf16_to_i16_inreg:
@@ -381,11 +389,12 @@ define inreg bfloat @bitcast_f16_to_bf16_inreg(half inreg %a, i32 inreg %b) {
 ; GCN-LABEL: bitcast_f16_to_bf16_inreg:
 ; GCN:       ; %bb.0:
 ; GCN-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
-; GCN-NEXT:    v_cvt_f16_f32_e32 v1, s16
 ; GCN-NEXT:    s_cmp_lg_u32 s17, 0
+; GCN-NEXT:    v_cvt_f16_f32_e32 v1, s16
 ; GCN-NEXT:    s_cbranch_scc0 .LBB4_4
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    v_lshlrev_b32_e32 v0, 16, v1
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB4_3
 ; GCN-NEXT:  .LBB4_2: ; %cmp.true
 ; GCN-NEXT:    v_cvt_f32_f16_e32 v0, v1
@@ -396,6 +405,7 @@ define inreg bfloat @bitcast_f16_to_bf16_inreg(half inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB4_4:
 ; GCN-NEXT:    ; implicit-def: $vgpr0
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB4_2
 ;
 ; VI-LABEL: bitcast_f16_to_bf16_inreg:
@@ -476,6 +486,7 @@ define inreg half @bitcast_bf16_to_f16_inreg(bfloat inreg %a, i32 inreg %b) {
 ; GCN-NEXT:  ; %bb.1: ; %cmp.false
 ; GCN-NEXT:    v_lshrrev_b32_e32 v0, 16, v1
 ; GCN-NEXT:    v_cvt_f32_f16_e32 v0, v0
+; GCN-NEXT:    s_mov_b64 vcc, exec
 ; GCN-NEXT:    s_cbranch_execnz .LBB5_3
 ; GCN-NEXT:  .LBB5_2: ; %cmp.true
 ; GCN-NEXT:    v_and_b32_e32 v0, 0xffff0000, v1
@@ -486,6 +497,7 @@ define inreg half @bitcast_bf16_to_f16_inreg(bfloat inreg %a, i32 inreg %b) {
 ; GCN-NEXT:    s_setpc_b64 s[30:31]
 ; GCN-NEXT:  .LBB5_4:
 ; GCN-NEXT:    ; implicit-def: $vgpr0
+; GCN-NEXT:    s_mov_b64 vcc, 0
 ; GCN-NEXT:    s_branch .LBB5_2
 ;
 ; VI-LABEL: bitcast_bf16_to_f16_inreg: