Formatierung verbessert

Author: n04hk

.gitignore

@@ -1,9 +1,215 @@
-tmp/*
-DigDes.pdf
-*.synctex.gz
-/*.aux
+
+
+#ignore thumbnails created by windows
+Thumbs.db
+#Ignore files build by Visual Studio
+*.obj
+*.exe
+*.user
+*.pdb
+*.aps
+*.pch
+*.vspscc
+*_i.c
+*_p.c
+*.ncb
+*.suo
+*.tlb
+*.tlh
+*.bak
+*.cache
+*.ilk
+*.log
+[Bb]in
+[Dd]ebug*/
+*.lib
+*.sbr
+obj/
+[Rr]elease*/
+_ReSharper*/
+[Tt]est[Rr]esult*
+
+## Core latex/pdflatex auxiliary files:
+*.aux
+*.lof
 *.log
-/*.out
-/*.dvi
-/*.tps
-/*.tcp
+*.lot
+*.fls
+*.out
+*.toc
+*.fmt
+*.fot
+*.cb
+*.cb2
+
+*.txss
+
+## Intermediate documents:
+*.dvi
+*-converted-to.*
+# these rules might exclude image files for figures etc.
+ *.ps
+ *.eps
+ *.pdf
+ *.doc
+
+## Bibliography auxiliary files (bibtex/biblatex/biber):
+*.bbl
+*.bcf
+*.blg
+*-blx.aux
+*-blx.bib
+*.brf
+*.run.xml
+
+## Build tool auxiliary files:
+*.fdb_latexmk
+*.synctex
+*.synctex.gz
+*.synctex.gz(busy)
+*.pdfsync
+
+## Auxiliary and intermediate files from other packages:
+# algorithms
+*.alg
+*.loa
+
+# achemso
+acs-*.bib
+
+# amsthm
+*.thm
+
+# beamer
+*.nav
+*.snm
+*.vrb
+
+# cprotect
+*.cpt
+
+# fixme
+*.lox
+
+#(r)(e)ledmac/(r)(e)ledpar
+*.end
+*.?end
+*.[1-9]
+*.[1-9][0-9]
+*.[1-9][0-9][0-9]
+*.[1-9]R
+*.[1-9][0-9]R
+*.[1-9][0-9][0-9]R
+*.eledsec[1-9]
+*.eledsec[1-9]R
+*.eledsec[1-9][0-9]
+*.eledsec[1-9][0-9]R
+*.eledsec[1-9][0-9][0-9]
+*.eledsec[1-9][0-9][0-9]R
+
+# glossaries
+*.acn
+*.acr
+*.glg
+*.glo
+*.gls
+*.glsdefs
+
+# gnuplottex
+*-gnuplottex-*
+
+# hyperref
+*.brf
+
+# knitr
+*-concordance.tex
+# TODO Comment the next line if you want to keep your tikz graphics files
+*.tikz
+*-tikzDictionary
+
+# listings
+*.lol
+
+# makeidx
+*.idx
+*.ilg
+*.ind
+*.ist
+
+# minitoc
+*.maf
+*.mlf
+*.mlt
+*.mtc
+*.mtc[0-9]
+*.mtc[1-9][0-9]
+
+# minted
+_minted*
+*.pyg
+
+# morewrites
+*.mw
+
+# mylatexformat
+*.fmt
+
+# nomencl
+*.nlo
+
+# sagetex
+*.sagetex.sage
+*.sagetex.py
+*.sagetex.scmd
+
+# sympy
+*.sout
+*.sympy
+sympy-plots-for-*.tex/
+
+# pdfcomment
+*.upa
+*.upb
+
+# pythontex
+*.pytxcode
+pythontex-files-*/
+
+# thmtools
+*.loe
+
+# TikZ & PGF
+*.dpth
+*.md5
+*.auxlock
+
+# todonotes
+*.tdo
+
+# xindy
+*.xdy
+
+# xypic precompiled matrices
+*.xyc
+
+# endfloat
+*.ttt
+*.fff
+
+# Latexian
+TSWLatexianTemp*
+
+## Editors:
+# WinEdt
+*.bak
+*.sav
+
+# Texpad
+.texpadtmp
+
+# Kile
+*.backup
+
+# KBibTeX
+*~[0-9]*
+*.pdf

sections/realisierungs_methoden.tex

@@ -4,17 +4,19 @@
 \section{Realisierungs-Methoden}
 \subsection{ROM}
 Mit einem ROM lassen sich rein kombinatorische Schaltungen in Form einer Look-Up-Table realisieren.
+\vspace{-\topsep}
 \begin{itemize}
 	\setlength{\itemsep}{1pt}
-  \setlength{\parskip}{0pt}
-  \setlength{\parsep}{0pt}
-  
+ 	\setlength{\parskip}{0pt}
+  	\setlength{\parsep}{0pt}
 	\item Eingangsvariablen = Adresse
 	\item Speicherwert = Ausgang (programmierbar)
 \end{itemize}
+\vspace{-\topsep}
 
 \subsection{PLD}
 Programmierbares Device aus AND- und OR-Matrix, mindestens eine Matrix programmierbar.
+\vspace{-\topsep}
 \begin{itemize}
 	\setlength{\itemsep}{1pt}
 	\setlength{\parskip}{0pt}
@@ -24,6 +26,7 @@ \subsection{PLD}
 	\item PLA $\rightarrow$ OR und AND Matrix frei programmierbar, Fuses
 	\item GAL $\rightarrow$ Wie PLA plus programmierbare Ausgangsnetzwerke (Tristate), EEPROM
 \end{itemize}
+\vspace{-\topsep}
 SPLD (Simple PLD): F"ur Funktionen die als DNF vorliegen geeignet, heute gr"osstenteils von CPLD und FPGA verdr"angt.
 
 \subsection{CPLD (Complex PLD)}
@@ -40,15 +43,17 @@ \subsection{CPLD (Complex PLD)}
 \columnbreak
 \subsection{FPGA}
 2D-Array von Logikbl"ocken, die "uber Routing-Kanal und Schaltmatrizen miteinander und mit I/O verbunden werden.
+\vspace{-\topsep}
 \begin{itemize}
 	\setlength{\itemsep}{1pt}
 	\setlength{\parskip}{0pt}
 	\setlength{\parsep}{0pt}
 
 	\item Logikblock (LogicCell) $\rightarrow$ Look-Up-Table mit D-FlipFlop, kann beliebige Funktionen ausführen
 	\item Schaltmatrizen $\rightarrow$ programmierbare Verbindungen
-	\item Makrozellen $\rightarrow$ Feste Funktionen wie z.B. Memory, Clock Management ...
+	\item Makrozellen $\rightarrow$ Feste Funktionen wie z.B. Memory, Clock Management
 \end{itemize}
+\vspace{-\topsep}
 Die Konfiguration wird im RAM gespeichert (flüchtig). D.h. bei jedem Boot muss der Code von einem Festspeicher geladen werden.
 
 \subsection{Semi-Custom-ASIC}
@@ -62,10 +67,12 @@ \subsection{Semi-Custom-ASIC}
 	\item Gates k"onnen durch Verdrahtungskan"ale verbunden werden.
 	\item Standardfunktionen k"onnen mit IP (Intellectual-Property)-Cores implementiert werden.
 	\item In Mixed-Signal Arrays sind zus"atzlich spezifische Analogbauteile enthalten.
-\end{itemize}	
+\end{itemize}
+\vspace{-\topsep}
 
 \subsection{Full-Custom-ASIC}
-V"ollig kundenspezifische ASICs, oft werden IP-Cores f"ur Standardfunktionen verwendet. Digitale und analoge Komponenten auf einem IC m"oglich. Voll auf Anwendung anpassbare Eigenschaften (Stromverbrauch, Gr"osse, Geschwindigkeit etc.).
+V"ollig kundenspezifische ASICs, oft werden IP-Cores f"ur Standardfunktionen verwendet. Digitale und analoge Komponenten auf einem IC m"oglich. Voll auf Anwendung anpassbare Eigenschaften (Stromverbrauch, Gr"osse, Geschw. etc.).
+\vfill\null
 \end{multicols}
 \end{scriptsize}
 
@@ -91,12 +98,12 @@ \subsection{Full-Custom-ASIC}
 %\includegraphics[width=0.8\textwidth]{images/fpgastruct}
 
 \subsection{Vergleichstabelle}
-\begin{minipage}{0.41\textwidth}
-\includegraphics[width=0.99\textwidth]{images/devicecomparetables}
+\begin{minipage}{0.55\linewidth}
+\includegraphics[width=\textwidth]{images/devicecomparetables}
 \end{minipage}
 \hfill
-\begin{minipage}{0.58\textwidth}
-\includegraphics[width=0.7\textwidth]{images/abstraktion.png}
+\begin{minipage}{0.44\linewidth}
+\includegraphics[width=0.9\textwidth]{images/abstraktion.png}
 \end{minipage}
 
 \begin{tabular}{|l|c|c|c|c|c|c|}

sections/vhdl.tex

@@ -80,8 +80,8 @@ \subsubsection{Signaltypen (type)}
 		bit\_vector: & eindimensionaler Array von bits\\
 		integer & interne Darstellung mit 32bit,\\
 		& Range-Einschr"ankung n"otig!\\
-		std\_logic(\_vector) & wie bit(\_vector), f"ur einen Treiber\\
-		std\_ulogic(\_vector) & '', aber Fehler bei mehreren Treibern\\
+		std\_logic(\_vector) & wie bit(\_vector), aber f"ur einen Treiber\\
+		std\_ulogic(\_vector) & '', aber für mehrwertige Logik\\
 	\end{tabular}
 \end{multicols}
 
@@ -160,12 +160,15 @@ \subsubsection{Signaltypen (type)}
 	\columnbreak
 	\subsubsection{Variablen}			
 	\begin{itemize}
-		\itemsep0em
+		\setlength{\itemsep}{1pt}
+		\setlength{\parskip}{0pt}
+		\setlength{\parsep}{0pt}
 		\item Variablen werden im Deklarationsteil des Prozesses deklariert und sind nur in diesem Prozess sichtbar.
 		\item Zugewiesener Wert kann sofort abgefragt werden
 		\item Wertzuweisung durch Operator \textbf{:=} (nicht $<$=)
 		\item Vor Verwendung einen aktuellen Wert (evtl. Default-Wert) zuweisen, sonst entsteht ein Latch.
 	\end{itemize}
+	\vspace{-\baselineskip}
 	\lstinputlisting[language=vhdl,tabsize=2]{code/variable.vhd}
 
 	\subsubsection{Signalzuweisung durch Prozesse}
@@ -257,6 +260,7 @@ \subsection{resize}
 	\subsection{Simulation}
 	\subsubsection{Aufbau einer Test-Bench}
 	Die Test-Bench soll wiederverwertbar sein, ist jedoch nicht synthesefähig. Arbeitet nach Delta-time-Prinzip. (Event queue definiert Events). Normales VHDL Modul bestehend aus:
+	\vspace{-\topsep}
 	\begin{itemize}
 	\setlength\itemsep{-0.5em}
 		\item library