Merge pull request #1301 from veryl-lang/add_sim

Add veryl-simulator crate

Author: dalance

Cargo.lock

@@ -9,6 +9,7 @@ members = [
     "crates/metadata",
     "crates/parser",
     "crates/path",
+    "crates/simulator",
     "crates/sourcemap",
     "crates/std",
     "crates/tests",

Cargo.toml

@@ -0,0 +1,18 @@
+[package]
+name                  = "veryl-simulator"
+version               = "0.13.5"
+authors.workspace     = true
+repository.workspace  = true
+keywords.workspace    = true
+categories.workspace  = true
+license.workspace     = true
+readme.workspace      = true
+description.workspace = true
+edition.workspace     = true
+
+[dependencies]
+toml           = {workspace = true}
+veryl-analyzer = {version = "0.13.5", path = "../analyzer"}
+veryl-metadata = {version = "0.13.5", path = "../metadata"}
+veryl-parser   = {version = "0.13.5", path = "../parser"}
+veryl-path     = {version = "0.13.5", path = "../path"}

crates/simulator/Cargo.toml

@@ -0,0 +1,81 @@
+シミュレータがやるべきことは
+
+```systemverilog
+module Top (
+    a: input logic<32>,
+    b: input logic<32>,
+    c: output logic<32>,
+){
+    assign c = a + b;
+}
+```
+
+のようなVerylのソースコードに対して
+
+```rust
+let mut sim = Simulator::new("Top");
+sim.set("a", 10);
+sim.set("b", 20);
+sim.step();
+assert_eq!(sim.get("c"), 30);
+```
+
+のようなRustのコードが通るようにすることです。
+サンプルとして、`./src/tests.rs` にこのテストを書いておきました。
+
+
+シミュレータが持つべき情報は
+
+* 変数テーブル（a,b,cの現在の値を保持する）
+* 実行する文のテーブル（上の例ではassign文）
+
+になると思います。
+シミュレータの実行が行うことは
+
+* 変数テーブルの全変数に未評価のフラグをつける（newの時点）
+* setで変数に値をセットし未評価フラグをクリア
+* 変数テーブルから未評価の変数を取ってくる（ここではcだけが未評価）
+* 取ってきた変数に対応する文（ここではassign）を評価する
+* 文の評価中に未評価の変数が現れたら、それを深さ優先で再帰的に評価する
+* 未評価の変数がなくなったら終了
+
+のようになります。RTLではソースコードの上から下に実行されるのではなく、各文は並列に実行される（つまりコードの下の方に書かれた文の結果が上の方にも影響する）モデルなので、このような実行方法になります。
+
+ソースコードから変数テーブルと文のテーブルを構築するにはシンボルテーブルを参照します。
+シンボルテーブルは名前に対応するシンボル情報を持っています。
+Symbol構造体の定義は以下になります。
+
+https://docs.rs/veryl-analyzer/latest/veryl_analyzer/symbol/struct.Symbol.html
+
+シンボルの種類はSymbolKindにあり、
+
+https://docs.rs/veryl-analyzer/latest/veryl_analyzer/symbol/enum.SymbolKind.html
+
+各バリアント内の構造体に、その種類固有の情報が入っています。
+例えばModulePropertyにはdefinitionがあり（definitionを追加したバージョンはまだリリースしていないのでdocs.rsにはないです）、ここからモジュール定義の構文木全体を取得できるので、そこからassign文を抜き出せます。
+ここは将来的にはコンパイラの解析フェーズでシミュレータが必要な情報を事前に抜いてくるのもいいかもしれません。
+変数はSymbolKindがPort/Variableのものです。それがTopモジュール内にあるかどうかはnamespaceで確認できます。
+
+Verylコンパイラ内では文字列などヒープを要するリソースはコピーや借用などが面倒なので全てID（usize）で管理していて、
+実体はスレッドローカルストレージ内のHashMapにあります。なので実体を参照したいときはテーブルから引いてくる必要があります。
+具体的なコードは `./src/tests.rs` にいくつか書いておきました。
+
+また、式の評価はEvaluatorの実装が参考になると思います。将来的にはコンパイラ用とシミュレータ用は統合した方が良いかもしれませんが、まだ要件がはっきりしないので、とりあえずはシミュレータ専用に作るのが楽だと思います。
+
+https://docs.rs/veryl-analyzer/latest/veryl_analyzer/evaluator/struct.Evaluator.html
+
+進め方についてはとりあえず最初の例のような簡単なものから始めて
+
+* always_comb文
+* クロックの導入（always_ff文）
+* モジュール階層
+* 関数呼出し
+
+という感じで徐々に機能を増やしていくのがいいと思います。
+
+あとRTLで扱う変数はとても大きくなることがよくある（256bitとか1024bitとか）ので、最初はusizeでもいいですが早いうちに何らかのbig integerクレートに移行するのがいいと思います。
+
+構文定義は以下になります。この定義からRustのコードが生成されるので、書かれているノード名とRustの構造体名は同じになります。
+取ってきたい構文要素がどのように入っているかを追うにはこちらが便利かもしれません。
+
+https://github.com/veryl-lang/veryl/blob/master/crates/parser/veryl.par

crates/simulator/MEMO.md

@@ -0,0 +1,18 @@
+pub struct Simulator;
+
+impl Simulator {
+    pub fn new(_top: &str) -> Self {
+        Self
+    }
+
+    pub fn set(&mut self, _port: &str, _value: usize) {}
+
+    pub fn get(&mut self, _port: &str) -> usize {
+        0
+    }
+
+    pub fn step(&mut self) {}
+}
+
+#[cfg(test)]
+mod tests;

crates/simulator/src/lib.rs

@@ -0,0 +1,80 @@
+use crate::Simulator;
+use veryl_analyzer::namespace::Namespace;
+use veryl_analyzer::symbol::SymbolKind;
+use veryl_analyzer::symbol_path::SymbolPath;
+use veryl_analyzer::{Analyzer, AnalyzerError, definition_table, symbol_table};
+use veryl_metadata::Metadata;
+use veryl_parser::{Parser, resource_table};
+
+#[track_caller]
+fn analyze(code: &str) -> Vec<AnalyzerError> {
+    symbol_table::clear();
+
+    let metadata: Metadata =
+        toml::from_str(&Metadata::create_default_toml("prj").unwrap()).unwrap();
+    let parser = Parser::parse(&code, &"").unwrap();
+    let analyzer = Analyzer::new(&metadata);
+
+    let mut errors = vec![];
+    errors.append(&mut analyzer.analyze_pass1(&"prj", &"", &parser.veryl));
+    errors.append(&mut Analyzer::analyze_post_pass1());
+    errors.append(&mut analyzer.analyze_pass2(&"prj", &"", &parser.veryl));
+    errors.append(&mut analyzer.analyze_pass3(&"prj", &"", &parser.veryl));
+    dbg!(&errors);
+    errors
+}
+
+#[test]
+fn simple_sim() {
+    let code = r#"
+    module Top (
+        a: input  logic<32>,
+        b: input  logic<32>,
+        c: output logic<32>,
+    ) {
+        assign c = a + b;
+    }
+    "#;
+
+    // Call Veryl compiler
+    let errors = analyze(code);
+    assert!(errors.is_empty());
+
+    let top = resource_table::insert_str("Top");
+    let namespace = Namespace::default();
+    let path = SymbolPath::new(&[top]);
+
+    // get top module definition
+    if let Ok(symbol) = symbol_table::resolve((&path, &namespace)) {
+        if let SymbolKind::Module(x) = &symbol.found.kind {
+            let top_define = definition_table::get(x.definition);
+            dbg!(top_define);
+        }
+    }
+
+    // get port/variable symbol information
+    for symbol in symbol_table::get_all() {
+        match symbol.kind {
+            SymbolKind::Port(x) => {
+                dbg!(x);
+            }
+            SymbolKind::Variable(x) => {
+                dbg!(x);
+            }
+            _ => (),
+        }
+    }
+
+    // Create new simulator instance specifing "Top" as top module
+    let mut sim = Simulator::new("Top");
+
+    // Set values to input ports
+    sim.set("a", 10);
+    sim.set("b", 20);
+
+    // Execute 1 clock cycle simulation
+    sim.step();
+
+    // Get values from output ports
+    //assert_eq!(sim.get("c"), 30);
+}