reset型を使うのでresetの論理をコメントに書く必要はない

AkiyukiOkayasu · AkiyukiOkayasu · commit 5a462b2e1439 · 2026-02-17T12:33:47.000+09:00
diff --git a/src/adat_rx.veryl b/src/adat_rx.veryl
@@ -189,7 +189,6 @@
 pub module adat_rx (
     /// システムクロック (50MHz推奨)
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// ADAT入力 (光→電気変換済み)
     i_adat: input logic,
diff --git a/src/adat_tx.veryl b/src/adat_tx.veryl
@@ -34,7 +34,6 @@ pub module adat_tx #(
 ) (
     /// システムクロック (50MHz)
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// 外部フレームクロック立ち上がりで新規フレーム送信開始
     i_frame_clk: input logic,
diff --git a/src/bit_decoder.veryl b/src/bit_decoder.veryl
@@ -17,7 +17,6 @@
 module bit_decoder (
     /// システムクロック
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// エッジ検出パルス
     i_edge: input logic,
diff --git a/src/frame_parser.veryl b/src/frame_parser.veryl
@@ -36,7 +36,6 @@
 module frame_parser (
     /// システムクロック
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// デコードされたビット列
     i_bits: input logic<5>,
diff --git a/src/output_interface.veryl b/src/output_interface.veryl
@@ -9,7 +9,6 @@
 module output_interface (
     /// システムクロック
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// フレーム時間
     i_frame_time: input logic<12>,
diff --git a/src/timing_tracker.veryl b/src/timing_tracker.veryl
@@ -15,7 +15,6 @@
 module timing_tracker (
     /// システムクロック
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// エッジ検出パルス入力
     i_edge: input logic,
@@ -82,7 +81,7 @@ module timing_tracker (
 
     // 同期検出: エッジ間隔が閾値以下ならデータ期間
     // エッジ到来時に判定し、次のエッジまで保持
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             sync_mask = 1'b0;
         } else if i_edge {
@@ -91,7 +90,7 @@ module timing_tracker (
     }
 
     // フレーム時間測定: sync_maskの立ち上がりでキャプチャ
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             sync_ff        = 2'b00;
             frame_count    = 12'd0;
diff --git a/src/tx_bit_serializer.veryl b/src/tx_bit_serializer.veryl
@@ -14,7 +14,6 @@ module tx_bit_serializer #(
 ) (
     /// システムクロック (50MHz)
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// 送信フレームデータ
     i_frame_data: input logic<256>,
diff --git a/src/tx_frame_builder.veryl b/src/tx_frame_builder.veryl
@@ -10,7 +10,6 @@
 module tx_frame_builder (
     /// システムクロック
     i_clk: input clock,
-    /// アクティブハイリセット
     i_rst: input reset,
     /// 8チャンネルPCM入力
     i_channels: input logic<24> [8],
diff --git a/src/tx_nrzi_encoder.veryl b/src/tx_nrzi_encoder.veryl
@@ -6,7 +6,6 @@
 module tx_nrzi_encoder (
     /// システムクロック
     i_clk: input clock,
-    /// リセット
     i_rst: input reset,
     /// シリアル入力ビット
     i_bit: input logic,
