refactor: always_ffのclockとresetの明示が不要な箇所は削除

Author: AkiyukiOkayasu

src/bit_decoder.veryl

@@ -49,7 +49,7 @@ module bit_decoder (
     assign o_bit_count = r_count;
     assign o_valid     = r_valid;
 
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             r_bits  = 5'b00000;
             r_count = 3'd0;

src/frame_parser.veryl

@@ -85,7 +85,7 @@ module frame_parser (
         }
     }
 
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             bit_counter = 8'd0;
             shift_reg   = 30'd0;

src/output_interface.veryl

@@ -65,7 +65,7 @@ module output_interface (
 
     // ロック検出
     // 数フレーム連続で同期が取れたらロック
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             frame_cnt = 4'd0;
             locked    = 1'b0;
@@ -82,7 +82,7 @@ module output_interface (
 
     // ワードクロック生成
     // フレーム時間の約50%デューティ
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             word_clk_cnt = 12'd0;
             word_clk     = 1'b0;
@@ -100,7 +100,7 @@ module output_interface (
     }
 
     // チャンネルデータ格納
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             channels[0] = 24'd0;
             channels[1] = 24'd0;

src/timing_tracker.veryl

@@ -53,7 +53,7 @@ module timing_tracker (
     assign o_frame_time  = frame_time;
 
     // 遷移間時間カウンタと最大時間追跡
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             cur_time   = 12'd0;
             edge_time  = 12'd0;

src/tx_bit_serializer.veryl

@@ -69,7 +69,7 @@ module tx_bit_serializer #(
         clk_freq = CLK_FREQ;
     }
 
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             frame_data        = 256'd0;
             bit_counter       = 8'd0;

src/tx_frame_builder.veryl

@@ -87,7 +87,7 @@ module tx_frame_builder (
         build_frame[29:0]    = ch7_encoded;
     }
 
-    always_ff (i_clk, i_rst) {
+    always_ff {
         if_reset {
             r_frame = 256'd0;
             r_ready = 1'b0;

src/tx_nrzi_encoder.veryl

@@ -19,7 +19,7 @@ module tx_nrzi_encoder (
 
     assign o_nrzi = nrzi_level;
 
-    always_ff (i_clk) {
+    always_ff {
         if_reset {
             nrzi_level = 1'b0;
         } else if i_valid {