docs: update documentation for ADAT_FAMILY migration

Author: AkiyukiOkayasu

README.md

@@ -51,7 +51,9 @@ inst rx: adat_rx (
 
 ### TX (Transmitter)
 ```veryl
-inst tx: adat_tx (
+inst tx: adat_tx #(
+    ADAT_FAMILY: 1'b1,  // 1'b0=F44K1 (44.1kHz系), 1'b1=F48K (48kHz系)
+) (
     i_clk         : clk,
     i_rst         : rst,
     i_frame_clk   : frame_clk_tx,

src/adat_tx.veryl

@@ -7,7 +7,7 @@
 ///    - `i_frame_clk`立ち上がりをトリガに256bit ADATフレームを構築
 /// 2. `tx_bit_serializer`
 ///    - 256bitフレームをMSB-firstでシリアル化
-///    - `ADAT_FAMILY`に応じて44.1kHz/48kHzのビット周期を選択
+///    - `ADAT_FAMILY`に応じて44.1kHz系/48kHz系のビット周期を選択
 /// 3. `tx_nrzi_encoder`
 ///    - シリアルビットをNRZIへ変換して`o_adat`へ出力
 ///
@@ -27,7 +27,7 @@
 pub module adat_tx #(
     /// システムクロック周波数 [Hz]
     param CLK_FREQ: u32 = 50_000_000,
-    /// ADATビットレートファミリー (0=F44K1, 1=F48K)
+    /// ADATビットレートファミリー (1'b0=F44K1[44.1kHz系], 1'b1=F48K[48kHz系])
     param ADAT_FAMILY: logic<1> = 1'b1,
 ) (
     /// システムクロック (50MHz)

src/tx_bit_serializer.veryl

@@ -1,8 +1,8 @@
 /// TXビットシリアライザ
 ///
 /// 256bitフレームをMSB-first（bit 255 → bit 0）でシリアル出力する。
-/// ビットタイミングは`ADAT_FAMILY`に基づいて44.1kHz/48kHzの周期を選択。
-/// 48kHzで約4.07 clk/bit, 44.1kHzで約4.46 clk/bit。
+/// ビットタイミングはADATビットレート(family × 256)に基づく分数補間を使用。
+/// 48kHz系で約4.07 clk/bit, 44.1kHz系で約4.46 clk/bit.
 ///
 /// ## Usage
 /// 1. `i_load`パルスで`i_frame_data`をロード
@@ -20,7 +20,7 @@ module tx_bit_serializer #(
     i_frame_data: input logic<256>,
     /// フレームロード要求
     i_load: input logic,
-    /// ADATビットレートファミリー (0=F44K1, 1=F48K)
+    /// ADATビットレートファミリー
     i_family: input logic<1>,
     /// シリアルビット出力
     o_bit: output logic,