یک CPU آموزشی و ساده RISC‑V با معماری Single‑Cycle
FISC‑V یک هسته‌ی آموزشی RISC‑V ساده و Single‑Cycle است که با هدف:
- یادگیری اصول پایه طراحی پردازنده
- پروتوتایپ سریع روی FPGA
- شبیه‌سازی دیداری در Logisim
پیاده‌سازی شده است.
- 🌟 Single‑Cycle Architecture
هر دستورالعمل در یک چرخه‌ی کلاک کامل می‌شود. - 📚 مجموعه دستورات RV32I شامل:
- حسابی/بیتی:
add,sub,sll,srl,sra,slt,sltu - نسخه‌های فوری:
addi,slli,srli,srai,slti,sltiu - منطقی:
and,or,xor - فوری‌ها:
andi,ori,xori - بارگذاری/ذخیره:
lb,lh,lw,lbu,lhu,sw - پرش شرطی:
beq,bne
- حسابی/بیتی:
- 🖥️ شبیه‌سازی در Logisim
مشاهده‌ی مسیر داده و واحد کنترل به صورت گرافیکی - 🔧 پیاده‌سازی سریع
- آماده برای FPGAهای Xilinx و Intel/Altera
- سازگار با Verilator و ابزارهای استاندارد RISC‑V
┌─────────┐ ┌──────────┐ ┌────────┐ ┌───────────┐ ┌─────────┐
│ IF │ → │ ID │ → │ EX │ → │ MEM │ → │ WB │
│ (Fetch) │ │ (Decode) │ │ (ALU) │ │ (Load/Store)│ │ (Write) │
└─────────┘ └──────────┘ └────────┘ └───────────┘ └─────────┘