复旦大学2024秋季学期 数字逻辑基础(H) 课程作业
本实验采取MIPS32位指令集，通过建立五级流水线的方式实现CPU，指令集包括：算术、逻辑、移动、分支、跳转、移位、加载、储存、异常指令，五级流水线具体而言为：取指、译码、执行、访存、回写五个模块，在五个模块的基础上为处理数据冲突的问题，在访存和回写阶段设有数据转发连线，能够迅速转发数据到译码或执行阶段；为处理加载指令lw等与分支指令beq等的数据冲突，设有控制模块ctrl进行流水线暂停；为处理异常相关指令，设有协处理器cp0模块；为与FPGA开发板外设通信设有IO模块；为储存指令与数据设有ROM和RAM模块（由于板载限制，RAM至多可设置为512个32位地址）；为处理FPGA按键输入抖动设有debounce消抖模块。
该32位Risc能够在100MHz频率的开发板上顺利完成任务，根据Vivado的时序报告，最坏情况下的时序延迟总和不到9ns，因此最大频率在100MHz之上，为测试CPU，本实验主要通过汇编代码设计输出1-n素数与快速排序的方法进行展示，展示方式为通过开关和按键进行输入，通过LED灯和数码管进行输出。