For the english version refer to Digital Design Logic Project
Il progetto di reti logiche è il secondo dei tre progetti obbligatori richiesti al Polimi nel corso di Laura Triennale in Ingegneria Informatica.
Tale progetto consiste nel modellare un circuito, usando un linguaggio di descrizione dell'hardware, che rispetti il funzionamento richiesto dalle specifiche. Poiché è stato scelto VHDL come linguaggio di descrizione, il livello di modellazione è stato lasciato decidere al progettista tra comportamentale e register-transfer.
Il componente da progettare s'interfaccia con una memoria da cui riceve una sequenza di K parole. L'elaborazione della sequenza consiste nello scrivere in memoria accanto a ogni parola il valore di credibilità corrispondente: il conto del numero di occorrenze consecutive della stessa parola all'interno della sequenza, a partire da 31 fino a 0 (arrivati a 0 si continua a scrivere 0).
Nel completo le specifiche sono descritte qui
Il componente progettato è divisibile in 4 sezioni:
- un contatore per la credibilità;
- un contatore per tenere traccia dell'indice di sequenza;
- un contatore per tenere traccia dell'indirizzo;
- un modulo per la gestione delle parole.
Queste quattro sezioni funzionano tutte in parallelo con dei segnali di controllo intermodulo che permettono la corretta scrittura e lettura dei registri.
La descrizione delle componenti è riportata nella sezione architettura del modello della documentazione.
Il codice è stato richiesto in un unico file. Quindi i codici che descrivono i vari componenti sono tutti inclusi nel file presente in src.
Il codice è suddiviso tramite dei commenti nei vari moduli, per maggiore chiarezza.