@@ -31,43 +31,43 @@ struct wo_association WO_associations[] = {
31
31
{ PORTA, 9 , TC0_CH1, 1 , TCC0_CH1, 1 , TCC1_CH1, 5 },
32
32
{ PORTA, 10 , TC1_CH0, 0 , TCC0_CH2, 2 , TCC1_CH2, 6 },
33
33
{ PORTA, 11 , TC1_CH1, 1 , TCC0_CH3, 3 , TCC1_CH3, 7 },
34
- { PORTB, 10 , TC5_CH0, 0 , TCC0_CH0 , 4 , TCC1_CH0, 0 }, // ?
35
- { PORTB, 11 , TC5_CH1, 1 , TCC0_CH1 , 5 , TCC1_CH1, 1 }, // ?
34
+ { PORTB, 10 , TC5_CH0, 0 , TCC0_CH4 , 4 , TCC1_CH0, 0 },
35
+ { PORTB, 11 , TC5_CH1, 1 , TCC0_CH5 , 5 , TCC1_CH1, 1 },
36
36
{ PORTB, 12 , TC4_CH0, 0 , TCC3_CH0, 0 , TCC0_CH0, 0 },
37
37
{ PORTB, 13 , TC4_CH1, 1 , TCC3_CH1, 1 , TCC0_CH1, 1 },
38
38
{ PORTB, 14 , TC5_CH0, 0 , TCC4_CH0, 0 , TCC0_CH2, 2 },
39
39
{ PORTB, 15 , TC5_CH1, 1 , TCC4_CH1, 1 , TCC0_CH3, 3 },
40
40
{ PORTD, 8 , NOT_ON_TIMER, 0 , TCC0_CH1, 1 , NOT_ON_TIMER, 0 },
41
41
{ PORTD, 9 , NOT_ON_TIMER, 0 , TCC0_CH2, 2 , NOT_ON_TIMER, 0 },
42
42
{ PORTD, 10 , NOT_ON_TIMER, 0 , TCC0_CH3, 3 , NOT_ON_TIMER, 0 },
43
- { PORTD, 11 , NOT_ON_TIMER, 0 , TCC0_CH0 , 4 , NOT_ON_TIMER, 0 }, // ?
44
- { PORTD, 12 , NOT_ON_TIMER, 0 , TCC0_CH1 , 5 , NOT_ON_TIMER, 0 }, // ?
43
+ { PORTD, 11 , NOT_ON_TIMER, 0 , TCC0_CH4 , 4 , NOT_ON_TIMER, 0 },
44
+ { PORTD, 12 , NOT_ON_TIMER, 0 , TCC0_CH5 , 5 , NOT_ON_TIMER, 0 },
45
45
{ PORTC, 10 , NOT_ON_TIMER, 0 , TCC0_CH0, 0 , TCC1_CH0, 4 },
46
46
{ PORTC, 11 , NOT_ON_TIMER, 0 , TCC0_CH1, 1 , TCC1_CH1, 5 },
47
47
{ PORTC, 12 , NOT_ON_TIMER, 0 , TCC0_CH2, 2 , TCC1_CH2, 6 },
48
48
{ PORTC, 13 , NOT_ON_TIMER, 0 , TCC0_CH3, 3 , TCC1_CH3, 7 },
49
- { PORTC, 14 , NOT_ON_TIMER, 0 , TCC0_CH0 , 4 , TCC1_CH0, 0 }, // ?
50
- { PORTC, 15 , NOT_ON_TIMER, 0 , TCC0_CH1 , 5 , TCC1_CH1, 1 }, // ?
51
- { PORTA, 12 , TC2_CH0, 0 , TCC0_CH2 , 6 , TCC1_CH2, 2 },
52
- { PORTA, 13 , TC2_CH1, 1 , TCC0_CH3 , 7 , TCC1_CH3, 3 },
53
- { PORTA, 14 , TC3_CH0, 0 , TCC2_CH0, 0 , TCC1_CH2, 2 }, // ?
54
- { PORTA, 15 , TC3_CH1, 1 , TCC1_CH1, 1 , TCC1_CH3, 3 }, // ?
55
- { PORTA, 16 , TC2_CH0, 0 , TCC1_CH0, 0 , TCC0_CH0 , 4 },
56
- { PORTA, 17 , TC2_CH1, 1 , TCC1_CH1, 1 , TCC0_CH1 , 5 },
57
- { PORTA, 18 , TC3_CH0, 0 , TCC1_CH2, 2 , TCC0_CH2 , 6 },
58
- { PORTA, 19 , TC3_CH1, 1 , TCC1_CH3, 3 , TCC0_CH3 , 7 },
49
+ { PORTC, 14 , NOT_ON_TIMER, 0 , TCC0_CH4 , 4 , TCC1_CH0, 0 },
50
+ { PORTC, 15 , NOT_ON_TIMER, 0 , TCC0_CH5 , 5 , TCC1_CH1, 1 },
51
+ { PORTA, 12 , TC2_CH0, 0 , TCC0_CH0 , 6 , TCC1_CH2, 2 },
52
+ { PORTA, 13 , TC2_CH1, 1 , TCC0_CH1 , 7 , TCC1_CH3, 3 },
53
+ { PORTA, 14 , TC3_CH0, 0 , TCC2_CH0, 0 , TCC1_CH2, 2 },
54
+ { PORTA, 15 , TC3_CH1, 1 , TCC1_CH1, 1 , TCC1_CH3, 3 },
55
+ { PORTA, 16 , TC2_CH0, 0 , TCC1_CH0, 0 , TCC0_CH4 , 4 },
56
+ { PORTA, 17 , TC2_CH1, 1 , TCC1_CH1, 1 , TCC0_CH5 , 5 },
57
+ { PORTA, 18 , TC3_CH0, 0 , TCC1_CH2, 2 , TCC0_CH0 , 6 },
58
+ { PORTA, 19 , TC3_CH1, 1 , TCC1_CH3, 3 , TCC0_CH1 , 7 },
59
59
{ PORTC, 16 , NOT_ON_TIMER, 0 , TCC0_CH0, 0 , NOT_ON_TIMER, 0 }, // PDEC0
60
60
{ PORTC, 17 , NOT_ON_TIMER, 0 , TCC0_CH1, 1 , NOT_ON_TIMER, 0 }, // PDEC1
61
61
{ PORTC, 18 , NOT_ON_TIMER, 0 , TCC0_CH2, 2 , NOT_ON_TIMER, 0 }, // PDEC2
62
62
{ PORTC, 19 , NOT_ON_TIMER, 0 , TCC0_CH3, 3 , NOT_ON_TIMER, 0 },
63
- { PORTC, 20 , NOT_ON_TIMER, 0 , TCC0_CH0 , 4 , NOT_ON_TIMER, 0 },
64
- { PORTC, 21 , NOT_ON_TIMER, 0 , TCC0_CH1 , 5 , NOT_ON_TIMER, 0 },
65
- { PORTC, 22 , NOT_ON_TIMER, 0 , TCC0_CH2 , 6 , NOT_ON_TIMER, 0 },
66
- { PORTC, 23 , NOT_ON_TIMER, 0 , TCC0_CH3 , 7 , NOT_ON_TIMER, 0 },
63
+ { PORTC, 20 , NOT_ON_TIMER, 0 , TCC0_CH4 , 4 , NOT_ON_TIMER, 0 },
64
+ { PORTC, 21 , NOT_ON_TIMER, 0 , TCC0_CH5 , 5 , NOT_ON_TIMER, 0 },
65
+ { PORTC, 22 , NOT_ON_TIMER, 0 , TCC0_CH0 , 6 , NOT_ON_TIMER, 0 },
66
+ { PORTC, 23 , NOT_ON_TIMER, 0 , TCC0_CH1 , 7 , NOT_ON_TIMER, 0 },
67
67
{ PORTD, 20 , NOT_ON_TIMER, 0 , TCC1_CH0, 0 , NOT_ON_TIMER, 0 },
68
68
{ PORTD, 21 , NOT_ON_TIMER, 0 , TCC1_CH1, 1 , NOT_ON_TIMER, 0 },
69
- { PORTB, 16 , TC6_CH0, 0 , TCC3_CH0, 0 , TCC0_CH0 , 4 },
70
- { PORTB, 17 , TC6_CH1, 1 , TCC3_CH1, 1 , TCC0_CH1 , 5 },
69
+ { PORTB, 16 , TC6_CH0, 0 , TCC3_CH0, 0 , TCC0_CH4 , 4 },
70
+ { PORTB, 17 , TC6_CH1, 1 , TCC3_CH1, 1 , TCC0_CH5 , 5 },
71
71
{ PORTB, 18 , NOT_ON_TIMER, 0 , TCC1_CH0, 0 , NOT_ON_TIMER, 0 }, // PDEC0
72
72
{ PORTB, 19 , NOT_ON_TIMER, 0 , TCC1_CH1, 1 , NOT_ON_TIMER, 0 }, // PDEC1
73
73
{ PORTB, 20 , NOT_ON_TIMER, 0 , TCC1_CH2, 2 , NOT_ON_TIMER, 0 }, // PDEC2
@@ -89,8 +89,8 @@ struct wo_association WO_associations[] = {
89
89
// PC24-PC28, PA27, RESET -> no TC/TCC peripherals
90
90
{ PORTA, 30 , TC6_CH0, 0 , TCC2_CH0, 0 , NOT_ON_TIMER, 0 },
91
91
{ PORTA, 31 , TC6_CH1, 1 , TCC2_CH1, 1 , NOT_ON_TIMER, 0 },
92
- { PORTB, 30 , TC0_CH0, 0 , TCC4_CH0, 0 , TCC0_CH2 , 6 },
93
- { PORTB, 31 , TC0_CH1, 1 , TCC4_CH1, 1 , TCC0_CH3 , 7 },
92
+ { PORTB, 30 , TC0_CH0, 0 , TCC4_CH0, 0 , TCC0_CH0 , 6 },
93
+ { PORTB, 31 , TC0_CH1, 1 , TCC4_CH1, 1 , TCC0_CH1 , 7 },
94
94
// PC30, PC31 -> no TC/TCC peripherals
95
95
{ PORTB, 0 , TC7_CH0, 0 , NOT_ON_TIMER, 0 , NOT_ON_TIMER, 0 },
96
96
{ PORTB, 1 , TC7_CH1, 1 , NOT_ON_TIMER, 0 , NOT_ON_TIMER, 0 },
0 commit comments